自对准CFET技术展示CMOS微缩潜力

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Semiconductor Engineering报道，Semiverse Solutions团队利用数字孪生建模展示自对准CFET技术，或可将CMOS逻辑与SRAM微缩至10埃以下。该技术通过垂直堆叠NMOS和PMOS器件，并使用自对准模块提升密度和可制造性，旨在解决传统GAA纳米片晶体管在缩小尺寸时面临的漏电、迁移率、电阻和制造变异等问题。数字孪生模拟显示，该架构支持SRAM和逻辑单元，实现0.0094 μm² SRAM位单元，较N3技术面积减少52.7%，并在关键接触层提供至少10纳米的叠加窗口。